VHDL: diferència entre les revisions
Contingut suprimit Contingut afegit
m Corregit: necessari -> necessari, ja que, d |
m Corregit: avantatge -> avantatge, ja que fa |
||
Línia 362:
La validesa dels operadors donats anteriorment s'ha estès a altres tipus per als quals no estaven originalment definits. Per exemple el paquet estàndard IEEE.Std_Logic_1164 defineix l'extensió dels operadors lògics per als tipus std_logic i Std_logic_Vector. No obstant això l'extensió dels operadors de relació i aritmètics per als tipus std_logic i std_logic_vector no estan definits al paquet estàndard sinó en un altre paquet anomenat Work_Std_arith.
DISSENY jeràrquic en VHDL
En VHDL un disseny pot utilitzar components que són al seu torn altres circuits o sistemes més senzills prèviament dissenyats. Això constitueix un gran avantatge, ja que facilita el treball en equip i la distribució de tasques entre diferents grups de dissenyadors. A mesura que es puja cap al nivell de jerarquia màxima l'arquitectura es fa més general mentre que en els nivells inferiors el grau de detalls és major. A la següent figura es mostra un esquema que il · lustra els diferents nivells jeràrquics.
Dissenyeu un CLC amb tres entrades a, bici una sortida T, que realitzi la funció mostrada a la taula següent:
| |||