Verilog: diferència entre les revisions
Contingut suprimit Contingut afegit
m Corregit: les cel · les estàndard > les cel·les estàndard |
|||
Línia 7:
El llenguatge difereix dels llenguatges de programació convencionals en què l'execució de les sentències no és estrictament lineal. Un disseny en Verilog consisteix d'una jerarquia de mòduls. Els mòduls són definits amb conjunts de ports d'entrada, sortida i bidireccionals. Internament un mòdul conté una llista de cables i registres. Les sentències concurrents i seqüencials defineixen el comportament del mòdul, descrivint les relacions entre els ports, cables i registres. Les sentències seqüencials són col·locades dins d'un bloc begin / end i executades en ordre seqüencial, però totes les sentències concurrents i tots els blocs begin / end són executades en paral·lel en el disseny. Un mòdul pot contenir una o més instàncies d'un altre mòdul per definir un sub-comportament.
Un subconjunt de sentències en el llenguatge és sintetitzable. Si els mòduls en un disseny contenen només sentències sintetitzables, es pot usar programari per convertir o sintetitzar el disseny en una llista de nodes que descriu els components bàsics i els connectors que s'han d'implementar en maquinari. La llista de nodes pot llavors ser transformada en una forma descrivint les cel
== Vegeu també ==
| |||