VHDL: diferència entre les revisions
Contingut suprimit Contingut afegit
m Diacrítics |
m Bot elimina espais sobrants |
||
Línia 60:
ENTITY Nom_entitat IS
PORT (Nom de senyal: MODE tipus de senyal;
END nom_entitat;
</syntaxhighlight>
Línia 175:
ENTITY Exemple1 IS
PORT (a, b: IN bit;
END Exemple1;
</syntaxhighlight>
Línia 237:
BEGIN
F <= '1 'WHEN a = '1' AND b = '1 'ELSE
END and_2ent;
</syntaxhighlight>
Línia 247:
BEGIN
F <= '1 'WHEN a = '1' AND b = '1 'ELSE
</syntaxhighlight>
Línia 259:
ENTITY exemp2_3 IS -- Només es canvia el nom de l'entitat
PORT (a, b: IN bit;
END exemp2_3 ;
Línia 265:
BEGIN
f <= '1 'WHEN a/= b ELSE
END dos_ent;
</syntaxhighlight>
Línia 281:
ENTITY Boole_4 IS
PORT (a, b: IN Boolean;
END Boole_4;
Línia 287:
BEGIN
I <= true WHEN a = false and b = false ELSE
END Bole4_a;
</syntaxhighlight>
Línia 297:
ENTITY Boole_5 IS
PORT (a, b: IN Boolean;
END Boole_5;
Línia 305:
WITH a SELECT
I <= false WHEN true,
END Bole5_a;
</syntaxhighlight>
Línia 350:
COMPONENT nombre_componente
PORT (Nom de senyal: manera tipus de senyal;
...
END COMPONENT;
</syntaxhighlight>
Línia 373:
ENTITY T IS
PORT (a, b, c: IN BIT;
END T;
ARCHITECTURE T OF T IS
BEGIN
END T;
</syntaxhighlight>
Línia 390:
COMPONENT T - El nom del component ha de ser igual a l'entitat que s'empaqueta
PORT (a, b, c: IN BIT;
END COMPONENT;
END TPKG;
Línia 400:
<syntaxhighlight lang="VHDL">
</syntaxhighlight>
Línia 417:
<syntaxhighlight lang="VHDL">
</syntaxhighlight>
Línia 463:
USE ieee.std_logic_1164.all;
USE IEEE.numeric_std.all;
ENTITY EdgeDetector IS PORT(
END EdgeDetector;
ARCHITECTURE logic OF EdgeDetector
SIGNAL inp: STD_LOGIC;
SIGNAL inp_dly: STD_LOGIC;
BEGIN
END logic;
</syntaxhighlight>
|