Verilog: diferència entre les revisions
Contingut suprimit Contingut afegit
Cap resum de modificació |
Cap resum de modificació |
||
Línia 1:
'''Verilog''' és un llenguatge de descripció de hardware ([[HDL]], de l'Anglès Hardware Description Language) usat per modelar sistemes electrònics. El llenguatge, algunes vegades anomenat Verilog HDL, suporta el disseny, test i implementació de circuits analògics, digitals i de senyal mixta a diferents nivells d'abstracció.
Els dissenyadors de Verilog volien crear un llenguatge amb una sintaxi similar a la del [[Llenguatge C]], de tal manera que li resultés familiar als enginyers i així fora ràpidament acceptada. El llenguatge té un preprocessador com C, i la majoria de paraules reservades de control com "if", "while", etc, són similars. El mecanisme de format en les rutines d'impressió i en els operadors del llenguatge (i la seva precedència) són també similars. A diferència del llenguatge C, Verilog usa Begin / End en lloc de claus per definir un bloc de codi. D'altra banda la definició de constants en Verilog requereix la longitud de bits amb la seva base. Verilog no té estructures, apuntadors o funcions recursives. Finalment el concepte de temps, molt important en un HDL, no es troba en C.
| |||