Verilog: diferència entre les revisions
Contingut suprimit Contingut afegit
Cap resum de modificació |
Cap resum de modificació |
||
Línia 1:
'''Verilog''' és un llenguatge de descripció de hardware ([[HDL]], de l'Anglès Hardware Description Language) usat per modelar sistemes electrònics. El llenguatge, algunes vegades anomenat Verilog HDL, suporta el disseny, test i implementació de circuits analògics, digitals i de senyal mixta a diferents nivells d'abstracció. El llenguatge esta definit pel [[Institute of Electrical and Electronics Engineers]] (IEEE) IEEE 1364-2005<ref>[http://ieeexplore.ieee.org/xpl/mostRecentIssue.jsp?punumber=10779 1364-2005 - IEEE Standard for Verilog Hardware Description Language]</ref>.
El IEEE 1364 estàndard defineix una lògica de quatre estats: 0, 1, Z (alta impedància) i X (valor lògic desconegut). Per la competència VHDL, una norma específica per a diversos valors lògica existeix com IEEE 1164 amb nou nivells. <ref>{{cite book|author1=D. Michael Miller|author2=Mitchell A. Thornton|title=Multiple valued logic: concepts and representations|year=2008|publisher=Morgan & Claypool Publishers|isbn=978-1-59829-190-2|series=S{{lc:YNTHESIS LECTURES ON DIGITAL CIRCUITS AND SYSTEMS}}|volume=12}}</ref>
| |||