Verilog: diferència entre les revisions
Contingut suprimit Contingut afegit
m Bot: recol·locant les plantilles {{Enllaç AB}} |
m Traduïnt plantilla cite book a ref llibre |
||
Línia 1:
'''Verilog''' és un [[llenguatge de descripció de maquinari]] (HDL, de l'anglès ''Hardware Description Language'') usat per modelar sistemes electrònics. El llenguatge, de vegades anomenat '''Verilog HDL''', suporta el disseny, test i implementació de circuits analògics, digitals i de senyal mixta a diferents nivells d'abstracció. El llenguatge està definit pel [[Institute of Electrical and Electronics Engineers]] (IEEE) IEEE 1364-2005.<ref>[http://ieeexplore.ieee.org/xpl/mostRecentIssue.jsp?punumber=10779 1364-2005 - IEEE Standard for Verilog Hardware Description Language]</ref>
El IEEE 1364 estàndard defineix una lògica de quatre estats: 0, 1, Z (alta impedància) i X (valor lògic desconegut).<ref>{{
Els dissenyadors de Verilog volien crear un llenguatge amb una sintaxi similar a la del [[Llenguatge C]], de tal manera que li resultés familiar als enginyers i així fora ràpidament acceptada. El llenguatge té un preprocessador com C, i la majoria de paraules reservades de control, com ara "if" o "while", són similars. El mecanisme de format en les rutines d'impressió i en els operadors del llenguatge (i la seva precedència) també són similars. A diferència del llenguatge C, Verilog usa Begin / End en lloc de claus per definir un bloc de codi. D'altra banda la definició de constants en Verilog requereix la longitud de bits amb la seva base. Verilog no té estructures, punters o funcions recursives. Finalment el concepte de temps, molt important en un HDL, no es troba en C.
| |||