Metaestabilitat: diferència entre les revisions

Certs biestables requereixen per al seu funcionament que se'ls s'alimenti amb un senyal periòdic de rellotge, els anomenats [[Biestable|flip-flops]]<ref>Metastability in Flip Flops What happens if you have two flip-flops in series, both using the same clock, and the first one goes metastable? Newsletter v3-15 7/14/1999 {{en}}</ref>, que els indica quan s'han de [[Mostreig digital|mostrejar]] el senyal a la seva entrada. Si aquestaaquest senyal d'entrada commuta (canvia de valor) just en l'instant de mostreig, el biestable capturarà un valor intermedi entre les tensions corresponents als nivells lògics '''0'''i'''1'''. Aquest estat en el qual un biestable emmagatzema un nivell lògic no vàlid s'anomena '''estat metaestable''', i pot provocar que el circuit digital operi de manera inesperada o errònia, o que el consum d'energia es dispari de manera que alguns components no siguin capaços de suportar.

L'estat metaestable, encara que teòricament pot mantenir indefinidament, sempre acabarà resolent en un valor lògic vàlid '''0'''o'''1''', encara que no és possible saber quant de temps trigarà. Un disseny acurat del component biestable assegurarà que el temps mitjà de resolució sigui prou baix com per evitar que pugui posar en perill el funcionament correcte del circuit. Tècniques de disseny de més alt nivell, com l'ús de circuits sincronitzadors consistents en diversos biestables en cascada (disseny síncron), o de circuits de ''handshake'', donen major robustesa al disseny davant del problema de la metaestabilitat, minimitzant la probabilitat que passi fins a un nivell menyspreable. Malgrat tot, en circuits digitals complexos de centenars de milers de portes lògiques i diversesdiversos senyals de rellotge asíncronesasíncrons entre si, com els presents en tots els xips digitals que es fabriquen en l'actualitat, evitar els estats metaestables és un desafiament que requereix gran cura per part del dissenyador.