VHDL: diferència entre les revisions
Contingut suprimit Contingut afegit
m Corregit: circuit al optimitzar > circuit en optimitzar |
m Corregit: - add, and etc., + add, and, etc., |
||
Línia 207:
Signal signal-name: signal-type
Variables en VHDL són similars als senyals excepte que elles no tenen significat físic en el circuit. En l'exemple anterior no es va posar declaració de variables, elles són usades en funcions, procediments i processos.
Tots els senyals, variables i constants en VHDL tenen associades un tipus, aquest especifica el conjunt de valors que l'objecte pot prendre. També hi ha un conjunt d'operadors com ara add, and, etc., associats amb un tipus donat.
==== Operadors en VHDL ====
| |||