P6 (microarquitectura)
La microarquitectura P6 és la microarquitectura Intel x86 de sisena generació, implementada pel microprocessador Pentium Pro que es va presentar el novembre de 1995. Sovint s'anomena i686. Estava previst que fos succeït per la microarquitectura NetBurst utilitzada pel Pentium 4 l'any 2000, però es va reviure per a la línia de microprocessadors Pentium M. El successor de la variant Pentium M de la microarquitectura P6 és la microarquitectura Core, que al seu torn també deriva de P6.[1]
 P6 (microarchitecture) | |
|---|---|
.jpg) | |
| Desenvolupador | Intel (mul)   |
| Característiques de CPUs | |
| Conjunt d'instruccions | x86 |
← Pentium NetBurst → | |
P6 es va utilitzar dins de les ofertes principals d'Intel, des del Pentium Pro fins al Pentium III, i era àmpliament conegut per un baix consum d'energia, un excel·lent rendiment de nombres enters i instruccions per cicle (IPC) relativament altes.
Característiques
modificaEl nucli P6 era el microprocessador Intel de sisena generació de la línia x86. La primera implementació del nucli P6 va ser la CPU Pentium Pro l'any 1995, el successor immediat del disseny Pentium original (P5).[2]
Els processadors P6 tradueixen de forma dinàmica les instruccions IA-32 en seqüències de microoperacions semblants a RISC en memòria intermèdia, i després analitzen i reordenen les microoperacions per detectar operacions paral·lelitzables que es poden emetre a més d'una unitat d'execució alhora.[3] El Pentium Pro va ser el primer microprocessador x86 dissenyat per Intel per utilitzar aquesta tècnica, tot i que el NexGen Nx586, introduït el 1994, ho va fer abans.[4]
Altres funcions implementades per primera vegada a l'espai x86 del nucli P6 inclouen:
- Execució especulativa i finalització fora d'ordre (anomenada "execució dinàmica" per Intel), que requeria noves unitats retirades al nucli d'execució. Això va reduir el canalització i, en part, va permetre una major escala de velocitat del Pentium Pro i de les successives generacions de CPU.
- Superpipeline, que va augmentar de la canonada de 5 etapes de Pentium a 14 del Pentium Pro i el primer model del Pentium III (Coppermine), i finalment es va transformar en una canonada de menys de 10 etapes del Pentium M per al mercat incrustat i mòbil a causa de la ineficiència energètica. i problemes de tensió més elevats que es van trobar al predecessor, i després tornar a allargar la canonada de 10 a 12 etapes cap al Core 2 a causa de la dificultat d'augmentar la velocitat del rellotge mentre millora el procés de fabricació d'alguna manera pot negar algun impacte negatiu d'un consum d'energia més elevat en el disseny de canonades més profund.
- Un bus frontal que utilitza una variant de la lògica del transceptor Gunning per permetre que quatre processadors discrets comparteixin els recursos del sistema.
- Extensió d'adreça física (PAE) i un bus d'adreces més ampli de 36 bits per suportar 64 GB de memòria física.
- Canvi de nom del registre, que va permetre una execució més eficient de diverses instruccions en el pipeline.
- Instruccions CMOV, que s'utilitzen molt en l'optimització del compilador.
- Altres instruccions noves: FCMOV, FCOMI/FCOMIP/FUCOMI/FUCOMIP, RDPMC, UD2.
- Noves instruccions al nucli Pentium II Deschutes: MMX, FXSAVE, FXRSTOR.
- Noves instruccions al Pentium III: Streaming d'extensions SIMD.
Xips basats en P6
modifica- Celeron (variants Covington/Mendocino/Coppermine/Tualatin)
- Pentium Pro
- Pentium II Overdrive (un xip Pentium II al socket 8 de 387 pins)
- Pentium II
- Pentium II Xeon
- Pentium III
- Pentium III Xeon
Referències
modifica- ↑ «V 1.1 “Tour of the P6” 1995, Intel Corporation Page 1. A Tour of the P6 Microarchitecture» (en anglès). [Consulta: 30 desembre 2023].
- ↑ «Inside Intel® Core™ Microarchitecture Setting New Standards for Energy-Efficient Performance» (en anglès). [Consulta: 30 desembre 2023].
- ↑ Gwennap, Linley Microprocessor Report, 9, 2, 16-02-1995.
- ↑ «INTEL PRESENTS P6 MICROARCHITECTURE DETAILS» (en anglès). [Consulta: 30 desembre 2023].