Cèl·lula estàndard
En el disseny de semiconductors, la metodologia de cèl·lules estàndard és un mètode de disseny de circuits integrats d'aplicació específica (ASIC) amb característiques majoritàriament de lògica digital. La metodologia de cèl·lules estàndard és un exemple d'abstracció de disseny, en què un disseny d'integració a molt gran escala (VLSI) de baix nivell s'encapsula en una representació lògica abstracta (com ara una porta NAND).[1]
La metodologia basada en cèl·lules, la classe general a la qual pertanyen les cel·les estàndard, permet que un dissenyador se centri en l'aspecte d'alt nivell (funció lògica) del disseny digital, mentre que un altre dissenyador se centra en l'aspecte (físic) de la implementació. Juntament amb els avenços en la fabricació de semiconductors, la metodologia de cèl·lules estàndard ha ajudat els dissenyadors a escalar els ASIC des d'ICs d'una sola funció comparativament simples (de diversos milers de portes) fins a dispositius complexos de sistemes de portes en un xip (SoC) de diversos milions.
Una cel·la estàndard és un grup d'estructures de transistors i interconnexió que proporciona una funció lògica booleana (per exemple, AND, OR, XOR, XNOR, inversors) o una funció d'emmagatzematge (flipflop o latch).[2] Les cel·les més simples són representacions directes de la funció booleana elemental NAND, NOR i XOR, tot i que s'utilitzen habitualment cel·les de complexitat molt més gran (com ara un sumador complet de 2 bits o un flipflop d'entrada D muxed). La funció lògica booleana de la cel·la s'anomena vista lògica: el comportament funcional es captura en forma d'una taula de veritat o d'una equació d'àlgebra booleana (per a la lògica combinacional), o una taula de transició d'estats (per a la lògica seqüencial).[3]
Normalment, el disseny inicial d'una cel·la estàndard es desenvolupa a nivell de transistors, en forma de llista de transistors o vista esquemàtica. La llista de xarxes és una descripció nodal dels transistors, de les seves connexions entre si i dels seus terminals (ports) a l'entorn extern. Es pot generar una vista esquemàtica amb diferents programes de disseny assistit per ordinador (CAD) o d'automatització del disseny electrònic (EDA) que proporcionen una interfície gràfica d'usuari (GUI) per a aquest procés de generació de llistes de xarxa. Els dissenyadors utilitzen programes CAD addicionals com SPICE per simular el comportament electrònic de la llista de xarxes, declarant l'estímul d'entrada (formes d'ona de tensió o corrent) i després calculant la resposta (analògica) del domini del temps. Les simulacions verifiquen si la llista de xarxes implementa la funció desitjada i prediuen altres paràmetres pertinents, com ara el consum d'energia o el retard de propagació del senyal.[4]
Referències
modifica- ↑ pani. «Standard Cell» (en anglès). https://electronicspani.com,+15-05-2014.+[Consulta: 13 novembre 2022].
- ↑ A. Kahng et al.: "VLSI Physical Design: From Graph Partitioning to Timing Closure", Springer (2011), doi:10.1007/978-90-481-9591-6, ISBN 978-90-481-9590-9, pp. 12-14.
- ↑ VLSI, Team. «Standard Cell Library for ASIC Design» (en anglès). https://teamvlsi.com,+28-08-2020.+[Consulta: 13 novembre 2022].
- ↑ adventure, vlsi backend. «Types of Standard Cell Libraries | PD Essentials | Physical Design | VLSI Back-End Adventure» (en anglès). https://www.vlsi-backend-adventure.com.+[Consulta: 13 novembre 2022].